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第1章 概述 1

1.1 电子系统设计方法的演变过程 1

目录 1

1.2 硬件描述语言 2

1.2.1 硬件描述语言（HDL） 2

1.2.2 为什么要用HDL 3

1.2.3 HDL的发展历史 3

1.2.4 Verilog HDL与VHDL的比较 4

1.3 EDA典型流程 4

1.4.2 DE VHDL 6

1.4 硬件描述语言的新发展 6

1.4.1 OO VHDL 6

1.4.3 VITAL 7

1.4.4 系统级描述语言 7

1.4.5 IEEE Std 1364—2000 8

第2章 初识Verilog HD L 9

2.1 Verilog HDL的设计方法 9

2.1.1 自下而上（Bottom-Up）的设计方法 9

2.1.2 自上而下（Top-Down）的设计方法 9

2.2 Verilog HDL中的模块及其描述方式 10

2.2.1 模块的概念及结构 10

2.1.3 综合设计方法 10

2.2.2 模块的描述方式 12

2.2.3 设计的仿真与测试 14

2.3 Verilog HDL设计流程 16

第3章 Verilog HDL基础知识 17

3.1 词法 17

3.1.1 间隔符与注释符 17

3.1.2 数值 19

3.1.3 字符串 20

3.1.4 关键字 21

3.2.1 物理数据类型 22

3.2 数据类型 22

3.2.2 抽象数据类型 26

3.3 运算符 27

3.3.1 算术运算符 28

3.3.2 逻辑运算符 28

3.3.3 关系运算符 29

3.3.4 相等关系运算符 29

3.3.5 按位运算符 31

3.3.6 归约运算符 32

3.3.7 移位运算符 33

3.3.8 条件运算符 33

3.3.9 连接与复制操作 34

3.4 系统任务与系统函数 35

3.3.10 运算符的优先级 35

3.4.1 标准输出任务 36

3.4.2 文件管理任务 37

3.4.3 仿真控制任务 38

3.4.4 时间函数 39

3.4.5 其他 40

3.5 编译指令 41

3.5.1 宏编译指令 41

3.5.2 文件包含指令 41

3.5.4 时间定标指令 42

3.5.3 条件编译指令 42

3.5.5 工作库定义指令 43

第4章 用户自定义元件（UDP） 44

4.1 UDP的定义 44

4.2 组合逻辑电路UDP 47

4.3 时序逻辑电路UDP 51

4.3.1 初始化状态寄存器 52

4.3.2 电平触发时序电路UDP 52

4.3.3 边沿触发时序电路UDP 53

4.3.4 电平触发和边沿触发混合的时序电路UDP 55

5.1 行为描述的结构 58

第5章 行为描述（一）：模块基本结构 58

5.1.1 过程块 59

5.1.2 intial过程块 60

5.1.3 always过程块 62

5.2 语句块 65

5.2.1 串行块（begin-end块） 66

5.2.2 并行块（fork-join块） 68

5.2.3 串行块和并行块的混合使用 69

6.1 时间控制 73

6.1.1 延时控制 73

第6章 行为描述（二）：时间控制和赋值语句 73

6.1.2 边沿触发事件控制 77

6.1.3 电平敏感事件控制（wait语句） 85

6.2 赋值语句 87

6.2.1 过程赋值语句的基本格式 87

6.2.2 过程赋值的两种延时方式 89

6.2.3 阻塞型过程赋值 93

6.2.4 非阻塞型过程赋值 94

6.2.5 连续赋值语句 97

6.2.6 过程连续赋值语句 102

7.1 分支语句 109

7.1.1 if-else条件分支语句 109

第7章 行为描述（三）：高级程序语句、函数和任务 109

7.1.2 case分支控制语句 113

7.2 循环控制语句 119

7.2.1 forever循环语句 119

7.2.2 repeat循环语句 121

7.2.3 while循环语句 123

7.2.4 for循环语句 124

7.3 任务（task）与函数（function） 126

7.3.1 任务（task） 126

7.3.2 函数（function） 131

8.1 结构描述方式 138

第8章 结构描述 138

8.2 模块级建模 139

8.2.1 模块的定义 139

8.2.2 模块的端口 140

8.2.3 模块的调用 143

8.2.4 在模块调用时对参数值的更改 150

8.2.5 举例 154

8.3 门级建模 156

8.3.1 内置基本门级元件 156

8.3.2 门级建模的例子 167

8.4 specify说明块和时序检验 170

8.4.2 对模块输入输出端口之间的路径延时进行说明 172

8.4.1 延时参数的定义：specparam语句 172

8.4.3 借助时序检验系统任务对模块输入输出时序进行时序检验 175

第9章 测试与仿真 177

9.1 测试与仿真的流程 177

9.1.1 产生输入向量 177

9.1.2 测试模块 178

9.2 测试举例 180

10.1 加法器 188

10.1.1 带进位输入的8位加法器 188

第10章 设计举例与设计技巧 188

10.1.2 带进位的通用加法器 191

10.1.3 长度为N的向量加法器 192

10.2 向量乘法器 193

10.3 比较器 195

10.4 多路选择器与译码器 196

10.4.1 8选1多路选择器 196

10.4.2 3-8译码器 199

10.5 寄存器 201

10.5.1 带同步复位的边沿触发器 201

10.5.2 带异步复位和置位的边沿触发器 203

10.5.3 带使能和异步复位的8位寄存器 205

10.6 边沿控制的脉冲发生器 208

10.7.1 带使能和进位输出的4位计数器 210

10.7 计数器 210

10.7.2 并行加载的通用增1／减1计数器 216

10.8 移位寄存器 219

10.8.1 串行输入／并行输出的移位寄存器 219

10.8.2 并行输入／串行输出的移位寄存器 221

10.9 分频器 223

10.10 FIR滤波器 225

11.1 有限状态机的概念及其设计实例 228

11.1.1 有限状态机的概念 228

第11章 综合设计实例 228

11.1.2 有限状态机的设计实例 230

11.2 RISC中央处理单元（CPU）的顶层设计 247

11.2.1 累加器用寄存器 247

11.2.2 RISC算术运算单元 248

11.2.3 数据控制器 249

11.2.4 指令寄存器 249

11.2.5 状态控制器 250

11.2.6 动态存储器 252

11.2.7 程序计数器 253

11.2.8 地址多路器 253

11.2.9 时钟发生器 254

11.2.10 顶层设计模块 255

第12章 开发工具介绍 256

12.1 EDA基本工具 256

12.1.1 编辑器 256

12.1.2 仿真器 257

12.1.3 检查／分析工具 257

12.1.4 优化／综合工具 257

12.2 Verilog HDL开发工具 257

12.2.1 综合工具 257

12.3.1 VeriLogger Pro适用平台 258

12.3.2 VeriLogger Pro支持的标准 258

12.3 VeriLogger Pro概况 258

12.2.2 仿真器 258

12.3.3 VeriLogger Pro进行仿真的基本步骤 259

12.3.4 VeriLogger Pro的窗口构成 259

12.4 VeriLogger Pro使用指南 259

12.4.1 创建与编辑一个Verilog语言的文件与工程 260

12.4.2 Verilog语言工程的编译 265

12.4.3 Verilog语言工程的调试 268

12.4.4 Verilog语言工程的仿真 271

附录 Verilog HDL形式化语法 275

参考文献 290

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